HyperLynx Signal Integrity (HL SI) 訊號完整性是對高速數位訊號開關行為的類比分析。決定訊號是否「高速」並應考慮訊號完整性的因素不是資料速率；而是資料速率。它是輸出驅動器的邊緣速率。
一旦訊號的電氣長度（延遲）超過驅動器上升時間的 1/4，如果不仔細管理阻抗，訊號就容易出現反射和振鈴問題。這是訊號完整性變得重要的閾值。低資料速率的訊號仍然可能有振鈴和反射問題，因為訊號完整性與邊緣速率有關，而不是資料速率。
在此背景下，訊號資料速率持續大幅成長，而邊緣速率則不斷下降以跟上。同時，印刷電路板 (PCB) 並沒有變得更小，因此訊號完整性問題變得越來越普遍。 250ps 是現代裝置的典型輸出邊緣速率；此時，出於訊號完整性目的，應考慮長度超過 0.375 英吋的走線。現代設計普遍需要考慮訊號完整性。
為了使設計人員的任務易於管理，許多零件介面都基於定義訊號如何連接及其電氣特性的標準。 DDR 記憶體和Ethernet乙太網路等串列通道協定就是很好的例子。如果訊號走線符合這些規範並且零件滿足或高於規範，則該介面應該可以工作。也就是說，許多介面標準指定了阻抗、損耗、串擾、偏斜和眼圖開口等電氣特性，這些特性需要詳細的建模和模擬來預測。 HyperLynx SI 是解決這些問題的理想解決方案。
HyperLynx 提供經典的SI訊號完整性分析，以預測由於阻抗不匹配和產生的符號之間干擾(ISI) 導致的訊號品質和眼圖閉合情況，同時考慮拓撲、驅動阻抗和壓擺率、端點、訊號間隔和串擾的影響。可以單獨模擬和研究訊號，也可以在批次分析中分析和報告整組訊號。
HyperLynx 獨特的漸進式驗證方法可讓您以更少的精力更快地發現問題，從而使您能夠充分利用寶貴的 SI 專家。了解合規性分析如何允許您在沒有供應商模擬模型的情況下執行分析，並探索我們的自動佈局後通道模型提取，這確保可以分析設計中的所有Serial channels串列通道。
正確建模 PCB 疊層是獲得準確模擬結果的基礎。並非所有的疊層都是一樣的；必須指定用於製造電路板的確切材料、屬性和尺寸，以使模擬結果與實際 PCB 相符。從佈局設計師收到的 PCB 資料庫中的此資訊通常不正確，並且當選擇特定製造商來建立電路板時，這些資訊經常會發生變化。
HyperLynx 層疊編輯器可讓設計人員管理層堆疊數據，以確保其反映將要建構的電路板。他們可以獨立查看和編輯每個層的屬性，指定跡線表面粗糙度以及製造過程中跡線幾何形狀的變化。 HyperLynx 疊層編輯器可以直接從 Z-Zero Z-Planner 匯入疊層數據，這使得設計人員可以從大型材料資料庫中選擇材料，並對不同電路板組裝方案的效果進行建模。
HyperLynx 提供了一套全面的訊號完整性工具，可簡化和自動化訊號完整性分析。這使得系統設計人員更容易進行複雜的分析，有助於簡化您的設計流程並減少專門的 SI 專家的工作。
HyperLynx 對雙倍資料速率 (DDR) 介面執行整合訊號完整性和時序分析，以驗證訊號品質、偏差和時序要求。自動佈局擷取、3D EM 建模和進階模擬技術支援功耗感知分析和 DDR5 應用。
HyperLynx DDRx為DDR3 / DDR4 / DDR5 和 LPDDR3 / LPDDR4 / LPDDR5 記憶體提供完整的介面層級分析，模擬和分析訊號品質和多組之間時序要求。了解固態技術協會 (JEDEC) 標準的每個版本，從而相應地改變分析流程和分析指標。作為分析的一部分，HyperLynx 對控制器特定的訊號完整性和時序行為進行建模。
DDR 介面包含多組訊號，每組訊號都有獨特的訊號品質要求。它們還具有需要滿足的訊號組之間的相對時序關係。需要分析所有群組中的所有訊號，以確保設計能如預期運作。在此顯示的影像中，有超過 64 個訊號，包括時脈、指令/位址、資料、data strobe和狀態。任何單一訊號的訊號品質或時序問題都有可能導致整個介面無法運作。
幸運的是，DDR 介面與記錄介面要求的 JEDEC 規格相關聯 – 但僅限於介面的 DRAM 端。 JEDEC 沒有指定控制器 I/O 訊號或時序要求，因此不同的控制器將具有在分析過程中必須考慮的獨特行為。例如，控制器可能會在介面、位元組、半位元組或單一位元的基礎上執行相差校正，或者根本不執行相差校正。
確保介面正常運作需要確保所有訊號和多組之間關係都符合訊號品質和時序要求，包括控制器特定的行為。這需要模擬所有訊號和後處理波形數據，以提取眼圖測量結果以及兩個端點的飛行時間，以便在timing計算期間使用。對完整 DDR 介面執行此分析很困難，因為涉及數十個訊號。理想情況下，由於所涉及的分析步驟的複雜性和數量，該分析應該完全自動化。
HyperLynx 將自動佈局拓撲提取與先進的 DDR 協定感知模擬、全面的波形後處理和建立報告相結合，完全自動化全介面 DDR 佈局後驗證。
HyperLynx DDR 驗證提供多個層級的佈局建模精度，可讓您開啟/關閉不同的物理現象，以確定它們對整體系統效能的單獨影響。自動分析流程與 HyperLynx 高階求解器完全集成，提供非理想返迴路徑、返回電流共享和同時開關雜訊 (SSN) 影響的精確建模。最重要的是，佈局建模是完全自動化的 – 只需指定感興趣的訊號、將訊號視為幹擾來源的標準 – HyperLynx 會完成剩下的工作。
HyperLynx DDR 佈局後驗證根據所選 DRAM 技術和控制器特性執行特定協議的分析，產生詳細的 HTML 報告，告訴您哪些內容通過、哪些內容失敗以及失敗的程度。
隨著 DDR 速度的提高，電壓和時序margins持續下降，因此必須在佈局開始之前透過模擬徹底研究設計空間。大多數 DDR 分析方法幾乎完全專注於佈局前分析，其中分析少量訊號以代表整個介面的效能。
在預佈局分析期間，對設計進行建模至關重要，因為它將可被實際構建，而不是無法實際佈局或製造的理想化設計。 HyperLynx 與 Z-Zero 的 Z-Planner (TM) 軟體緊密整合，以確保設計堆疊和追蹤特性代表特定工廠供應商可以實現的物理現況。
預佈局分析是一個互動式過程，設計人員在過程中建立建議的佈局拓撲、運行分析、審查結果並進行迭代。分析過程報告設計的電壓和時序margins非常重要，因為它們將在系統環境中實際測量。 HyperLynx 預佈局分析由 LineSim 線路圖編輯器驅動，使設計人員能夠探索佈線順序、端點、佈線層、過孔幾何形狀和走線長度/幾何形狀/間距對其設計性能的影響。
佈局前分析定義了一組佈局指南，如果佈局前探索是全面的並且完全遵循佈局規則，則這些指南應該允許系統正常運作。佈局後驗證會分析實際佈局時的設計行為，發現未正確遵循指南或不夠全面的情況。
兩種形式的分析都很重要。佈局前探索有助於優化佈局工作並避免過多的工程變更。佈局後驗證有助於確保設計已準備好進行原型驗證，並且不包含導致其在實驗室中失敗的問題，因為在實驗室中調試、更新和重新製造既耗時又昂貴。
佈局前的探索建立了對設計如何運作以及運作時margins的預期。佈局後驗證需要執行與佈局前探索相同的分析過程和報告結果，因此可以輕鬆比較兩組結果。理想情況下，由於分析過程的複雜性和步驟數量，分析過程應該完全自動化。這正是 HyperLynx DDR 分析的作用 – 使用相同的自動化分析流程，以相同的格式報告相同的結果 – 以便可以快速隔離和解決佈局期間出現的任何問題。
HyperLynx DDR 分析會產生一份綜合報告，其中列出了分析的訊號並顯示哪些訊號通過了、哪些訊號失敗了以及失敗的程度。
結果以Tabs分頁組織的超連結 HTML 格式呈現，其中包括資料讀取、資料寫入、位址/命令、差分訊號、DQ/DQS 偏移和眼圖。單獨的摘要標籤將整個報告匯總到主結果表中。報告的每個標籤都顯示 JEDEC 參數和控制器特定參數的所需值和測量值，以及允許使用者在互動式波形檢視器中查看測量詳細資訊的超連結。結果是可過濾和可排序的，使設計人員能夠快速確定最小/最大值並隔離問題區域。
單獨的互動式眼圖檢視器以表格形式顯示報告的主要結果，允許設計人員透過選擇表中的訊號行來繪製眼圖。該表是可過濾和可排序的，類似於 HTML 報告。可以顯示適當的、特定於協議的眼圖模板，以顯示訊號的電壓和時序margins。
全介面 DDR 分析是一個複雜的、協定和設備特定的過程。確切的分析過程、波形測量和時序計算根據所使用的 DRAM 技術和控制器而有所不同。 HyperLynx 了解 DDR2、DDR3、DDR4、DDR5 和 LPDDR2、LPDDR3、LPDDR4、LPDDR5 技術的協定要求，包括緩衝（寄存）DDR5 記憶體。 HyperLynx 使用時序模型和分析精靈設定選項的組合來建立控制器的功能以及如何配置分析。透過分析精靈指定的控制器功能包括 1T/2T 位址時序、讀寫均衡、動態終端設定、DQ/DQS 相差校正功能等。
隨著資料速率的提高，訊號與供電線路 (PDN) 之間的交互作用變得更加重要，並且可能會消耗設計可用運作margins的很大一部分。對這些效應進行建模需要針對組合訊號/電力傳輸線路的準確模擬模型。 HyperLynx DDR 分析與 HyperLynx Advanced Solvers 混合求解器無縫整合，以產生這些模擬模型。透過功耗感知分析，可以選擇性地在分析中包含或排除非理想訊號返迴路徑、return path電流共享和同時開關雜訊的影響，從而量化它們對運作margins的影響程度。
由於裝置接收器中包含均衡電路，DDR5 記憶體代表了 DDR 建模和模擬的全新章節。這需要新一代DDR5（IBIS-AMI）模擬模型與模擬技術。此外，DDR5 要求以 1e-16 機率計算眼圖margins，而傳統 DDR 模擬技術無法做到這一點。 HyperLynx 完全支援具有最新功能的 DDR5 IBIS-AMI 仿真模型，並支援多種仿真方法，以在仿真速度和精度之間提供不同的權衡。 HyperLynx 還允許 IBIS-AMI 模型與具有不同上升/下降阻抗和邊緣速率的單端類比驅動器一起使用 – 這本身並不是 IBIS-AMI 規範本身的一部分。
HyperLynx 的漸進式驗證方法分析串列通道互連的標準合規性，然後使用 IBIS-AMI 模型執行特定於設備的分析。 HyperLynx 支援超過 250 種協定和變體，包括乙太網路、光纖通道、HDMI、JESD、MIPI-D、OIF-CEI、PCIE 和 USB。與傳統分析流程相比，合規性分析可以更早、更輕鬆地發現問題。
HyperLynx 為高速串列通道執行基於標準的互連合規性分析和基於供應商模型的 IBIS-AMI 模擬。系統級自動化佈線後分析包括使用具有可擴展性能的整合 3D EM 建模進行完整拓撲提取。
HyperLynx 的漸進式驗證方法分析串列通道互連的標準合規性，然後使用 IBIS-AMI 模型執行特定於設備的分析。 HyperLynx 支援超過 250 種協定和變體，包括乙太網路、光纖通道、HDMI、JESD、MIPI-D、OIF-CEI、PCIE 和 USB。與傳統分析流程相比，合規性分析可以更早、更輕鬆地發現問題。
HyperLynx 為高速串列通道執行基於標準的互連合規性分析和基於供應商模型的 IBIS-AMI 模擬。系統級自動化佈線後分析包括使用具有可擴展性能的整合 3D EM 建模進行完整拓撲提取。
串列通道必須符合相關標準規範文件中的要求。這些規範規定了發射器 (Tx) 裝置和 IC 封裝、pin-to-pin系統級互連以及接收器 (Rx) 裝置和 IC 封裝的要求。這些文件很長（通常長達數百頁）且詳細。完全理解一個標準是一項艱鉅的任務，但標準有數十種，有數百種變化。
西門子專家研究了這些標準中的每一個，以創建模擬設置，將 HyperLynx 配置為執行正確的分析流程並報告與每個標準協議相關的指標。
每種分析類型均透過內建設定檔指定，該設定檔自動設定合規性分析和 IBIS-AMI 模擬的通道速度、modulation、stimulus encoding、分析流程和指標報告。可以使用內建編輯器複製和修改這些配置文件，並且可以在可用時新增配置。 HyperLynx 還包括一組「通用」設置，可用於快速what-if假設分析和新協議的prototyping原型支援。
BGA 和連接器斷路、via transitions和blocking電容的全波 3D 電磁模型對於以超過 5 GT/s 的速度準確分析串列通道至關重要。如果這些區域沒有準確的 3D EM 模型，則無法準確地確定系統級margins。
完整的end to end通道模型由各種不同的元素構建，通常包括供應商提供的S 參數文件（IC 封裝和連接器）、包括表面粗糙度效應的跡線模型以及來自3D EM 求解器的S 參數文件來表示PCB 分線、過孔和blocking電容結構。將佈線劃分為多個部分，然後從相關模型建立完整走線模型的過程稱為剪切和縫合建模。至關重要的是，各個部分的模型的指定方式應允許它們級聯在一起而不會引入錯誤。 HyperLynx 會自動執行此過程，為串列通道產生完整的拓撲模型。通道模型是根據所分析的協定的知識創建的，因此它符合模型解析度和頻寬的協定要求。
在提取串列通道的拓撲模型時，HyperLynx 首先使用嵌入式 DRC 引擎來識別需要 3D EM 建模的區域。識別包含訊號的區域及其返迴路徑，然後建立對應的 3D EM 解算器專案。此分析是在所有正在分析的通道上執行的，並對 3D 區域進行比較，以便任何相同的區域都不會被解析兩次。然後自動求解所得區域，並建立完整的通道end to end模型以進行模擬和結果處理。 HyperLynx 自動化整個流程 – 設計者指定感興趣的訊號和識別aggressor訊號的標準 – HyperLynx 完成剩下的工作。此過程提供的全通道建模精度可與 3D 解算器中的整個通道建模相媲美，而計算和記憶體成本僅為其一小部分。
協議合規性分析檢查設計中的pin-to-pin系統級互連，以確保其符合適用協議標準的要求。它利用了作為標準本身的一部分發布的系統互連要求。一致性分析特別有用，因為大多數系統設計人員都使用現成的 IC；他們不生產自己使用的 IC 或相關的 IC 封裝。合規性分析重點在於系統設計人員實際創建的內容：系統板。到目前為止，大多數系統設計人員驗證其工作的唯一方法是使用供應商提供的元件 (IBIS-AMI) 模型來運行通道模擬。這增加了一層複雜性，因為 IBIS-AMI 模型通常很難取得和驗證，而設定模擬和解釋結果的過程通常因模型而異。
串列通道標準規定了可以透過分析驗證的系統互連的詳細要求。由於系統設計人員通常負責使用現成零件的 PCB 互連設計，因此單獨分析和最佳化系統互連設計是有意義的。這正是 HyperLynx 合規性分析的作用。當供應商 (IBIS-AMI) 模型不可用時，合規性分析可以發揮作用，因此它始終可以在設計上運行。無論使用哪個供應商的零件，HyperLynx 合規性分析流程都是相同的，這意味著它可以學習一次並在不同的設計和零件供應商之間使用 – 而不是每次都改變。 HyperLynx 流程甚至在多個協定中都是恆定的，這與其他基於標準的技術不同，這些技術使用的工具和分析方法因協議而異。
HyperLynx 合規性分析會產生一份全面的 HTML 報告，顯示通道特徵與時間和頻率需求的比較。顯示了使用「規格」Tx 和 Rx 的通道操作margins，以及用於執行分析的自動確定的optimal equalizer最佳均衡器設定。該報告包含大量詳細數據，有助於確定如何改善通道設計。
與使用供應商 IBIS-AMI 模型進行模擬相比，合規性分析運行起來更快、更容易。如果合規性分析表明設計可以與基於規範的 Tx 和 Rx 裝置配合使用，並且實際零件供應商的裝置滿足或超過標準 – 那麼整個系統應該可以正常工作。仍建議將 IBIS-AMI 分析用於設計簽核，但在投入完整 IBIS-AMI 模擬所需的時間和精力之前，合規性分析是篩選和調試設計的理想方法。
使用供應商提供的 (IBIS-AMI) 模型進行模擬是最準確的串列通道分析形式，因為它對將用於串列通道中的 Tx 和 Rx 的實際設備和均衡功能進行建模。如果實際 IC 超出標準要求，這些行為將反映在鏈路營運利潤的增加上。由於 IBIS-AMI 模型反映了物理設備的實際均衡功能和設置，因此可以使用模擬來確定應在系統層級實現的均衡設定。
然而，這種準確性的提高是有代價的——獲取和驗證 IBIS-AMI 模型以供使用所需的工作量，以及配置模擬和解釋模擬結果所需的額外工作量。 IBIS-AMI 模型有 3 種主要類型，通常稱為統計（僅 Init）、時域（僅 Getwave）和雙（Init 和 Getwave）模型。這意味著分析流程在不同的模型組合之間會有所不同，因為分析流程是由模擬中使用的模型類型所驅動的。有效使用 IBIS-AMI 模型需要了解不同的模型類型及其正確應用；通常是專門的模擬專家的任務。因此，建議延後專業知識密集型 IBIS-AMI 仿真，首先使用合規性分析來識別和解決盡可能多的問題。另一個好處是，為合規性分析所建構的通道模型可以直接重複用於 IBIS-AMI 仿真，因此所有詳細的通道建模工作都已經完成！
PCIe Gen6、USB4 等較新的業界標準 SerDes 協定以及各通道100G乙太網路和 OIF/CEI 標準為 PCB 設計人員帶來了一些獨特的挑戰。雖然每一代的速度大約翻倍，但所使用的介電材料在各世代之間保持不變。為了補償較高資料速率下增加的損耗，採用了複雜的均衡技術。
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