技術資訊

隨著PCB設計日益複雜，同時考量SI(訊號完整性)、PI(電源完整性)成為一大挑戰。本次線上研討會透過SI/PI理論知識切入，了解guardline定義的原因，及如何解決SI/PI問題。從中帶入實際應用，透過HyperLynx完成模擬。

隨著高速訊號越來越快，PCB設計著重損耗對訊號完整性造成之影響。本次線上研討會從時域、頻域分析拆解損耗，並以S參數判斷channel的好壞。

對於SerDes訊號速率越來越快的設計趨勢，如何初步確認SerDes訊號是否達成需求變成是非常重要的。本次研討會將探討SerDes訊號該如何不經過模擬達成初步的檢查，並以HyperLynx對SerDes訊號所在意的事去做檢查。

對於訊號速率越來越快的PCB設計趨勢，如何降低crosstalk成為一項重要議題。本次研討會將探討Crosstalk如何影響訊號完整性，並以HyperLynx對各項Solutions進行模擬。

隨著 DDR5 支援的資料傳輸速度躍升至 6.4Gbps，JEDEC 要求 DRAM 接收處的 DFE 作為不斷發展的規範中的新均衡器功能。在本次網路研討會上，我們將探討HyperLynx如何協助您提升DDR5的設計效能。

在本次全中文Siemens EDA網路研討會上，我們將探討關於並從SI、Layout、板廠標準各個需求面向切入完成設計。提高疊構設計意識有助於完善Layout、Simulation等各項能力，最後以板材選擇的驗證及板廠標準做結尾，有助於各位在實戰中應用。

在本次全中文Siemens EDA網路研討會上，我們將探討關於高速串列傳輸模擬實戰，將會有兩個主題，分別為「不完整高速串列傳輸的模擬實戰」，及「高速串列傳輸電氣參數優化的方法」。本次研討會回顧了高速串列傳輸模擬的歷史，介紹了構建模擬通道的方法，以及借助HyperLynx VX.2.10的新功能快速進行通道協議驗證方法。

在本次全中文Siemens EDA網路研討會上，我們將探討關於 DDR5 高速電路設計分析領域上的挑戰，並分享讓您得以迅速初探 HyperLynx SI 針對於 DDRx 模擬分析的全貌。
透過此研討會您將可以了解：DDR5 及 LPDDR5 的相關規範、針對 DDR5 系列的 HyperLynx 解決方案、AMI 挑戰與應對、DDRx 系列設計的建議流程、重點總結

Mentor Graphics公司的HyperLynx設計規則檢查（DRC）是一個功能強大、可完全自定義和快速的設計規則檢查工具。

本影片將討論如何更有效地使用的HyperLynx DRC包括盡量減少設計變更迴圈並進行準確的檢查。 您將學到: *如何在設計過程中有效地使用的HyperLynx DRC *如何在HyperLynx DRC上建立檢查的規則群組

瞭解HyperLynx DRC如何在您的Layout設計中，幫助您解決訊號完整性問題。 這部影片將討論諸如差分對阻抗和串擾耦合的訊號表現的挑戰，以及在典型的作業流程中，以諸如費時、不精確人工檢查等等方式來檢查設計上的錯誤。 

學習HyperLynx DRC如何在您的佈局設計中識別EMI問題。 這部影片將討論設計缺陷，例如像迴路中斷(interrupted return paths)，以及在典型的作業流程中，以諸如費時、不精確人工檢查等等方式來檢查設計上的錯誤。