HyperLynx Schematic Analysis 不像原生線路圖檢查器那樣依賴符號零件庫。相反的,它直接從您的物料清單中獲取每個零件的製造商料號,並引用根據供應商零件規格型錄構建的資料庫來查找電容器降額故障、不正確的符號、缺少 pull ups 等等的問題。
線路圖分析可以識別這些問題,無需耗時的手動檢查作業,最終輸出關鍵的缺陷和警告情況的緊湊圖表,您可以從中直接交叉探測到線路圖以即時解決。
在PCB設計中如何確保目前設計是對SI最佳的設計?這項問題常困擾著多數工程師。本次研討會使用HyperLynx DSE的AI引擎對PCB設計做最佳化分析,在龐大而複雜的設計參數中交由機器學習演算法判斷趨勢並加以解析,進而找出對訊號完整性最佳的參數組合。
廢棄手動線路圖檢查,比您原本的 DRC 發現更多的錯誤,並確保您的設計意圖在第一次就正確實現。消除 50-70% 因線路圖錯誤和邊緣性引起的設計工程變更,降低開發、測試和保固成本並識別不良的設計做法。
透過在線路圖設計期間(而不是之後)實現線路圖分析的完全自動化,開發流程向左移動,從而帶來了經過驗證的好處,例如縮短週期時間、降低成本和消除設計Re-spin。
在本次線上研討會中將介紹自動偵測關鍵設計錯誤,以消除大量的人工檢查時間,並降低風險。
當今的複雜設計不再允許手動線路圖審查和驗證,因此檢測關鍵設計錯誤並消除線路圖錯誤引起的設計重工至關重要。
在本次線上研討會中將介紹全自動線路圖分析如何幫助設計團隊消除線路圖設計錯誤,無論使用何種 PCB 設計工具,您的設計意圖都能在第一時間正確實現,從而減少成本高昂的重新設計並縮短上市時間。
透過電源完整性直流分析來識別電源分配網路(PDN)設計不理想的地方,模擬包含直流壓降、電流密度、via電流大小、直流電阻等項目。並在HyperLynx上直接增加舖銅來改善設計,比較Before/After差異,以此作為Layout改善設計的參考依據。
以目前日趨複雜的PCB設計而言,走線越來越密集,層數越來越多,佈線空間日益減少。無可避免地對設計檢查是項挑戰。以DDR並行走線為例,走線速度不斷上升,SI要求不斷增加,通常在找到SI/EMI設計違規時已是模擬後查看報告之時。本次webinar提供更即時、自動化、易於使用的解決方案,在layout後即時做自動化檢查,以降低整體設計流程re-spin,增進效率。
隨著PCB設計日益複雜,同時考量SI(訊號完整性)、PI(電源完整性)成為一大挑戰。本次線上研討會透過SI/PI理論知識切入,了解guardline定義的原因,及如何解決SI/PI問題。從中帶入實際應用,透過HyperLynx完成模擬。
隨著高速訊號越來越快,PCB設計著重損耗對訊號完整性造成之影響。本次線上研討會從時域、頻域分析拆解損耗,並以S參數判斷channel的好壞。
對於SerDes訊號速率越來越快的設計趨勢,如何初步確認SerDes訊號是否達成需求變成是非常重要的。本次研討會將探討SerDes訊號該如何不經過模擬達成初步的檢查,並以HyperLynx對SerDes訊號所在意的事去做檢查。
對於訊號速率越來越快的PCB設計趨勢,如何降低crosstalk成為一項重要議題。本次研討會將探討Crosstalk如何影響訊號完整性,並以HyperLynx對各項Solutions進行模擬。
隨著 DDR5 支援的資料傳輸速度躍升至 6.4Gbps,JEDEC 要求 DRAM 接收處的 DFE 作為不斷發展的規範中的新均衡器功能。在本次網路研討會上,我們將探討HyperLynx如何協助您提升DDR5的設計效能。